问答题
给出某个一般时序电路的图，有Tsetup、Tdelay、Tck->q，还有clock的delay，写出决定最大时钟的因素，同时给出表达式。
T+Tclkdealy>Tsetup+Tco+Tdelay； Thold>Tclkdelay+Tco+Tdelay；
问答题 时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问，触发器D2的建立时间T3和保持时间T4应满足什么条件？
问答题 Moore与Mealy状态机的特征是什么？
问答题 IC设计中同步复位与异步复位的区别是什么？
