问答题
用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage.
考设计具有输入输出缓冲功能的加法器，这样理解的话，题目做起来很简单，只要将输入和输出各加一个触发器作为数据锁存器即可，也......
(↓↓↓ 点击下方‘点击查看答案’看完整答案 ↓↓↓)
问答题 latch与register的区别，为什么现在多用register？
问答题 LATCH和DFF的概念和区别是什么？
问答题 简述latch和filp-flop的异同。
