问答题 8-3编码器的真值表如下表所示，完成整个程序的编写。

问答题 利用Verilog代码设计4位全加器。输入信号：被加数a[3：0]；加数b[3：0]；低位进位cin.输出信号：和数s[3：0]；进位co。

问答题 编写一个带预置位，清零输入，上跳沿触发的边沿触发器的Verilog 代码。其逻辑功能表以及电路符号如下图所示。