单项选择题
设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则c=（）
A.4’b0001B.4’b0010C.4’b0100D.4’b1000
单项选择题 在always块、initial块中被赋值的变量的数据类型应该是（）
单项选择题 由Verilog HDL 描述的代码：reg[2：0]mem[511：0]；该行代码定义了（）
单项选择题 设a=4’b0101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=（a>b）a：b；则（）
